在Vivado创建RAM的IP核并使用ILA工具验证
一、RAM实验背景知识
RAM的定义
RAM的英文全称是Random Access Memory,即随机存取存储器,它可以随时把数据写入任一指定地址的存储单元,也可以随时从任一指定地址中读出数据,其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。
RAM的分类
单端口:只有一个端口,读写数据不能同时进行,共用数据通道。
伪双端口:拥有两个数据通道,一个用来写一个用来读。
真双端口:拥有两个数据通道,一个用来写一个用来读。
本次实验使用A7系列,是真双端口
实验设计
- 当我们想驱动一个RAM的IP核时,我们需要提供六个信号:clk(时钟)、rst(复位信号)、wea(读写切换)、data(数据线)、addr(地址线)、en(ram的使能)
- 在本次代码中,我们使用RAM这个IP核时,需要一个读写模块,里面有一个读写计数器(最大值64,0-31读数据,32-63写数据,在31时改变读写切换的值),数据计数器(0-31作为写入数据),地址计数器(0-31)用这三个计数器来对应上面六个输入。
二、创建一个新的工程
不会新建工程的可以看一下我之前的博客,这里只展示一些简略的新建工程过程。将工程命名为ip_ram。
新建工程完成
三、创建RAM IP核
双击点开上图3的位置
下面这个页面是Vivado自动生成的,不用改
最后一页可以检查一下自己的设置
看到下面的图片,说明IP核已经创建完成了
四、编写代码
创建ip_ram.v(设计文件)、ram_rw.v(读写模块,为什么创建这个可以看上面的实验设计)、ram_xdc.xdc(时序约束文件)
从.veo文件中可以把IP核的实例粘贴出来
ip_ram.v代码如下所示(这里我放的是添加完ILA的完整代码)
`timescale 1ns / 1ps
module ip_ram(
input sys_clk,
input sys_rst_n
);
wire ram_en ;
wire ram_wea ;
wire [4 : 0] ram_addr ;
wire [7 : 0] ram_wr_data ;
wire [7 : 0] ram_rd_data ;
ram_rw ram_rw_u(
.clk (sys_clk) ,
.rst_n (sys_rst_n) ,
.ram_en (ram_en) ,
.ram_wea (ram_wea) ,
.ram_addr (ram_addr) ,
.ram_wr_data (ram_wr_data) ,
.ram_rd_data (ram_rd_data)
);
blk_mem_gen_0 blk_mem_gen_0 (
.clka(sys_clk), // input wire clka
.rsta(sys_rst_n), // input wire rsta
.ena(ram_en), // input wire ena
.wea(ram_wea), // input wire [0 : 0] wea
.addra(ram_addr), // input wire [4 : 0] addra
.dina(ram_wr_data), // input wire [7 : 0] dina
.douta(ram_rd_data) // output wire [7 : 0] douta
// .rsta_busy() // output wire rsta_busy
);
endmodule
ram_rw代码如下所示(这里我放的是添加完ILA的完整代码)
`timescale 1ns / 1ps
module ram_rw(
input clk,
input rst_n,
output ram_en,
output ram_wea,
output reg [4 : 0] ram_addr,
output reg [7 : 0] ram_wr_data,
input [7 : 0] ram_rd_data
);
reg [5 : 0] rw_cnt;
assign ram_wea = (rw_cnt <= 6'd31 && ram_en) ? 1'b1:1'b0;
assign ram_en = rst_n;
always@(posedge clk or negedge rst_n) begin
if(!rst_n) rw_cnt <= 1'b0;
else if(rw_cnt == 6'd63) rw_cnt <= 6'b0;
else rw_cnt <= rw_cnt 1'b1;
end
always@(posedge clk or negedge rst_n) begin
if(!rst_n) ram_wr_data <= 1'b0;
else if(rw_cnt <= 6'd31) ram_wr_data <= ram_wr_data 1'b1;
else ram_wr_data <= 1'b0;
end
always@(posedge clk or negedge rst_n) begin
if(!rst_n) ram_addr <= 1'b0;
else if(ram_addr <= 5'd31) ram_addr <= ram_addr 1'b1;
else ram_addr <= 1'b0;
end
ila_0 your_instance_name (
.clk(clk), // input wire clk
.probe0(ram_en), // input wire [0:0] probe0
.probe1(ram_wea), // input wire [0:0] probe1
.probe2(ram_addr), // input wire [4:0] probe2
.probe3(ram_wr_data), // input wire [7:0] probe3
.probe4(ram_rd_data) // input wire [7:0] probe4
);
endmodule
ram_xdc.xdc代码如下所示(这里我放的是添加完ILA的完整代码)
create_clock -period 20.000 -name sys_clk [get_ports sys_clk]
set_property -dict {PACKAGE_PIN R4 IOSTANDARD LVCMOS15} [get_ports sys_clk]
set_property -dict {PACKAGE_PIN U7 IOSTANDARD LVCMOS15} [get_ports sys_rst_n]
五、创建ILA IP核并生成比特流文件
这里实际上需要复制.veo的实例去更改代码,完整代码我贴到上一章了
点击生成bit流文件
出现下面这个界面代表bit流生成成功,点击取消就可以
六、将程序下入芯片,并通过ILA观察波形
下载后ILA自动打开,可以看到,读写时序以及读写数据都正确,实验成功
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