Quartus II 的单端口RAM IP核模块

一、创建 单端口RAM IP核

二、模块编写

顶层模块:

1.  
   module ram_1port_ip(
2.  
   input sys_clk,
3.  
   input sys_rst_n
4.  
   );
5.  
    
6.  
   wire ram_r_en;
7.  
   wire ram_w_en;
8.  
   wire [7:0]ram_w_data;
9.  
   wire [4:0]ram_add;
10.  
    wire [7:0]ram_r_data;
11.  
     
12.  
    ram_rw u0(
13.  
    sys_clk,
14.  
    sys_rst_n,
15.  
    ram_r_en,
16.  
    ram_w_en,
17.  
    ram_w_data,
18.  
    ram_add,
19.  
    ram_r_data
20.  
    );
21.  
     
22.  
    ram_1port u1 (
23.  
    .address ( ram_add ),
24.  
    .clock ( sys_clk ),
25.  
    .data ( ram_w_data ),
26.  
    .rden ( ram_r_en ),
27.  
    .wren ( ram_w_en ),
28.  
    .q ( ram_r_data )
29.  
    );
30.  
     
31.  
    endmodule

读写模块：

1.  
   module ram_rw(
2.  
   input sys_clk,
3.  
   input sys_rst_n,
4.  
   output ram_r_en,
5.  
   output ram_w_en,
6.  
   output reg [7:0]ram_w_data,
7.  
   output reg [4:0]ram_add,
8.  
   input [7:0]ram_r_data
9.  
   );
10.  
     
11.  
    reg [5:0] ram_cnt;
12.  
     
13.  
    // 读写使能
14.  
    assign ram_r_en = (ram_cnt >= 6'd32) ? 1'b1 : 1'b0;
15.  
    assign ram_w_en = ((ram_cnt <= 6'd31) && sys_rst_n) ? 1'b1 : 1'b0;
16.  
     
17.  
     
18.  
    // ram读写切换 计数器
19.  
    always @(posedge sys_clk or negedge sys_rst_n) begin
20.  
    if (!sys_rst_n)
21.  
    ram_cnt <= 6'd0;
22.  
    else if(ram_cnt == 6'd63)
23.  
    ram_cnt <= 6'd0;
24.  
    else
25.  
    ram_cnt <= ram_cnt 6'd1;
26.  
    end
27.  
     
28.  
    // 写入数据
29.  
    always @(posedge sys_clk or negedge sys_rst_n) begin
30.  
    if (!sys_rst_n)
31.  
    ram_w_data <= 8'd0;
32.  
    else if(ram_cnt >= 6'd31)
33.  
    ram_w_data <= 8'd0;
34.  
    else
35.  
    ram_w_data <= ram_w_data 8'd1;
36.  
    end
37.  
     
38.  
    // 地址
39.  
    always @(posedge sys_clk or negedge sys_rst_n) begin
40.  
    if (!sys_rst_n)
41.  
    ram_add <= 5'd0;
42.  
    else if(ram_add == 5'd31)
43.  
    ram_add <= 5'd0;
44.  
    else
45.  
    ram_add <= ram_add 5'd1;
46.  
    end
47.  
     
48.  
    endmodule
49.  
     
50.  
     

三、基于Modelsim仿真

Testbench:

1.  
   `timescale 1ns/1ps
2.  
    
3.  
   module ram1port_ip_tb();
4.  
    
5.  
   reg sys_clk;
6.  
   reg sys_rst;
7.  
    
8.  
    
9.  
   initial begin
10.  
    sys_clk = 1'b0;
11.  
    sys_rst = 1'b0;
12.  
    # 20 sys_rst = 1'b1;
13.  
    end
14.  
     
15.  
    always #10 sys_clk = ~sys_clk;
16.  
     
17.  
    ram_1port_ip a1(
18.  
    sys_clk,
19.  
    sys_rst
20.  
    );
21.  
    endmodule

时序分析：

1) 写入

2)  读出

 三、基于Singal Tap 上板时序验证

1) 写入

 2) 读出

 3)  通过JTAG抓取FPGA中RAM的实际数据

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