握手信号输入一倍，输出两倍[verilog]

module one_to_two #(
    parameter WORD_LEN = 33
)
(
    input                     clk,
    input                    arst,
    
    input [WORD_LEN-1:0]     i_din,
    input                     i_din_valid,
    output                     o_din_ready,
    
    output [2*WORD_LEN-1:0] o_dout,
    input                     i_dout_ready,
    output                     o_dout_valid
);

reg        [WORD_LEN * 2 - 1 : 0]    store_data;
reg        [1                : 0]    dat_cnt;

always @(posedge clk or negedge arst)
    if(!arst)
        store_data <= {2*WORD_LEN{1'b0}};
    else if(i_din_valid && o_din_ready)
        store_data <= {store_data[WORD_LEN - 1 : 0],i_din};

    
always @(posedge clk or negedge arst)
    if(!arst)
        dat_cnt <= 2'd0;
    else if(i_dout_ready && o_dout_valid)
        dat_cnt <= 2'd0;
    else if(i_din_valid && o_din_ready)
        dat_cnt <= dat_cnt 2'd1;
        

assign o_dout = (dat_cnt == 2'd2) ?store_data : {store_data[WORD_LEN - 1 : 0],i_din};
assign o_din_ready = dat_cnt == 2'd0 || (dat_cnt == 2'd1 && i_dout_ready);
assign o_dout_valid = dat_cnt == 2'd2 || (dat_cnt == 2'd1 && i_din_valid);

endmodule

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