FPGA实现SDI硬件解码UDP网络传输，送工程源码和QT上位机显示程序

1.SDI视频格式简介

SDI的视频格式说起来复杂，但作为FPGA开发者，我们只需要关心我编解码相关的内容即可。
常见的SDI视频格式主要包括SD-SDI、HD-SDI、3G-SDI三种，其比特率依次增加，也对应着不同分辨率和刷新率的视频。
频率的计算公式为：频率=行周期数×场周期数×刷新率;
线速率的计算公式为：速率=频率×位宽；
以常见的1080P、30fps的视频的时序图为例，主要由三个信号组成H、V、DE。其有效像素的分辨率为1920x1080，算上消隐期，其像素分辨率为2200x1125，为HD-SDI格式，其频率和线速率的计算公式为：
频率=2200×1125×30=74.25MHz；
线速率=74.25×20=1.485Gbit/s；
一般常用的视频流格式为20-bits SDR Mode(单沿触发传输)，数据格式为YUV格式（亦称YCbCr），时序图如下：

从图中可以看出，数据流的位宽为20bits，10-19位为Y分量，0-9位为UV分量，UV交替传输，每个时钟周期传输20bits数据，包括一个Y和一个U/V，又因为一般操作、显示位数为8bit，也就是0~255，所以分别取Y、U/V分量的高8位。
根据SDI的编码格式，在有效像素(de信号为高)前4个像素和后4个像素要传输固定格式的数据，3FF 000 000 XYZ，其中XYZ在有效期和消隐期，有效像素前和有效像素后都是不同的。其中SAV和EAV是在有效像素前/后的XYZ代号，即Start和End。参考下图：

其中绿色部分是消隐期内的XYZ，洋红色为有效像素期内的XYZ，中间为视频流的有效像素，其余部分为无效信息。
消隐期内的XYZ如下：

有效像素期内的XYZ如下：

对照以上示意图即可对SDI信号进行编解码。

2.SDI常用的FPGA编解码方案

SDI视频编解码目前有两种方案，一是使用专用编解码芯片，比如典型的接收器GS2971，发送器GS2972，优点是简单，比如GS2971直接将SDI解码为并行的YCRCB，缺点是成本较高，可以百度一下GS2971的价格；另一种方案是使用FPGA实现编解码，利用FPGA的GTP/GTX资源实现解串，优点是合理利用了FPGA资源，GTP/GTX资源不用白不用，缺点是操作难度大一些，对FPGA水平要求较高。

3.SDI接入FPGA板级硬件电路详解

框图如下：这是SDI解码HDMI输出的框图

SDI摄像头输入视频为1080P@30Hz，经过Gv8601a单端转差分后进入FPGA的GTX，为什么要用Gv8601a单端转差分呢？因为GTX输入必须是差分信号，同时也为了提高输入信号的稳定性，差分更稳定；
GTX负责解串，将原始SDI视频解为20位的并行数据，再送入Xilinx的SDI IP核进行解码，解出行场和控制信号以及像素数据，此时的数据是YCrCb格式，还需要转为RGB格式，然后用FDMA架构进行三帧缓存输出，FDMA三帧架构是一种经典的图像缓存架构，不懂的可以看我前面关于FDMA图像缓存的文章。点击查看：FDMA图像缓存方案
关于FPGA解码SDI这部分内容，请参考我之前的文章点击查看：FPGA解码SDI如果想看更为详细的讲解请看付费文章点击查看：FPGA解码SDI精讲

4.设计框架

SDI解码后UDP传输的框图如下：

由于我们的QT上位机目前最大分辨率只能支持到1280x720，但我们的SDI输入分辨率却是1920x1080，所以需要将原视频缩小到720P，这里使用我自己的图像缩放模块实现，缩小后的图像几乎没有失真，需要源码的可以找我；

5.UDP网络传输vivado工程

采用我常用的UDP架构实现，具体参考我之前写的文章点击查看：UDP视频传输架构
工程介绍：
开发板：Kintex7开发板；
开发环境：vivado2019.1；
输入：SDI摄像头，3G-SDI模式，1080P30帧；
输出：RJ45网线；
工程BD部分如下：

代码架构如下：

6.上板调试验证

输出效果静态展示：

输出效果视频展示：

7、福利：工程代码的获取

福利：工程代码的获取
代码太大，无法邮箱发送，以某度网盘链接方式发送，
资料获取方式1：私，或者文章末尾的V名片。
资料获取方式2：文章末尾的XX号，回复 000003
网盘资料如下：

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